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    全数字锁相环IP核研究与实现  CNKI文献

    锁相环(Phase-Locked Loop,PLL)电路作为时钟倍频器已经成为当代SOC系统必不可少的核心组成部件。锁相环位于SOC时钟树的最上端,其性能的优劣直接影响并决定了全芯片的最高工作频率和稳定性。随着时钟频率的不断提高,...

    赵信 导师:张亮 国防科学技术大学 2007-11-01 硕士论文

    关键词: 全数字锁相环 / 锁相环稳定理论 / 锁相环电路实现

    下载(739)| 被引(12)

    ADPLL数学建模与设计实现  CNKI文献

    全数字锁相环(ADPLL)与混合信号锁相环相比,具有功耗低、面积小、锁定时间短和易于移植等优点。提出了一种新的全数字锁相环结构,建立了该锁相环的系统级数学模型,通过Matlab仿真验证了系统的可行性,并用非线性理论证...

    李建成 赵信... 《半导体技术》 2008年06期 期刊

    关键词: 全数字锁相环 / 数学模型 / 稳定性分析

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